數字IC設計技術(shù)論文
摘要:隨著(zhù)數字電路設計的規模以及復雜程度的提高，對其進(jìn)行設計所花費的時(shí)間和費用也隨之而提高。根據近年來(lái)的統計，對數字系統進(jìn)行設計所花的時(shí)間占到了整個(gè)研發(fā)過(guò)程的60%以上。所以減少設計所花費的實(shí)踐成本是當前數字電路設計研發(fā)的關(guān)鍵，這就必須在設計的方法上有所突破。
關(guān)鍵詞:數字系統；IC；設計
一、數字IC設計方法學(xué)
在目前CI設計中，基于時(shí)序驅動(dòng)的數字CI設計方法、基于正復用的數字CI設計方法、基于集成平臺進(jìn)行系統級數字CI設計方法是當今數字CI設計比較流行的3種主要設計方法，其中基于正復用的數字CI設計方法是有效提高CI設計的關(guān)鍵技術(shù)。它能解決當今芯片設計業(yè)所面臨的一系列挑戰:縮短設計周期，提供性能更好、速度更快、成本更加低廉的數字IC芯片。
基于時(shí)序驅動(dòng)的設計方法，無(wú)論是HDL描述還是原理圖設計，特征都在于以時(shí)序優(yōu)化為目標的著(zhù)眼于門(mén)級電路結構設計，用全新的電路來(lái)實(shí)現系統功能;這種方法主要適用于完成小規模ASIC的設計。對于規模較大的系統級電路，即使團隊合作，要想始終從門(mén)級結構去實(shí)現優(yōu)化設計，也很難保證設計周期短、上市時(shí)間快的要求。
基于PI復用的數字CI設計方法，可以滿(mǎn)足芯片規模要求越來(lái)越大，設計周期要求越來(lái)越短的要求，其特征是CI設計中的正功能模塊的復用和組合。采用這種方法設計數字CI，數字CI包含了各種正模塊的復用，數字CI的開(kāi)發(fā)可分為模塊開(kāi)發(fā)和系統集成配合完成。對正復用技術(shù)關(guān)注的焦點(diǎn)是，如何進(jìn)行系統功能的結構劃分，如何定義片上總線(xiàn)進(jìn)行模塊互連，應該選擇那些功能模塊，在定義各個(gè)功能模塊時(shí)如何考慮盡可能多地利用現有正資源而不是重新開(kāi)發(fā)，在功能模塊設計時(shí)考慮怎樣定義才能有利于以后的正復用，如何進(jìn)行系統驗證等。
基于PI復用的數字CI的設計方法，其主要特征是模塊的功能組裝，其技術(shù)關(guān)鍵在于如下三個(gè)方面:一是開(kāi)發(fā)可復用的正軟核、硬核;二是怎樣做好IP復用，進(jìn)行功能組裝，以滿(mǎn)足目標CI的需要;三是怎樣驗證完成功能組裝的數字CI是否滿(mǎn)足規格定義的功能和時(shí)序。
二、典型的數字IC開(kāi)發(fā)流程
典型的數字CI開(kāi)發(fā)流程主要步驟包含如下24方面的內容:
(1)確定IC規格并做好總體方案設計。
(2)RTL代碼編寫(xiě)及準備etshtnehc代碼。
(3)對于包含存儲單元的設計，在RTL代碼編寫(xiě)中插入BIST(內建自我測試)電路。
(4)功能仿真以驗證設計的功能正確。
(5)完成設計綜合，生成門(mén)級網(wǎng)表。
(6)完成DFT(可測試設計)設計。
(7)在綜合工具下完成模塊級的靜態(tài)時(shí)序分析及處理。
(8)形式驗證。對比綜合網(wǎng)表實(shí)現的功能與TRL級描述是否一致。
(9)對整個(gè)設計進(jìn)行Pre一layout靜態(tài)時(shí)序分析。
(10)把綜合時(shí)的時(shí)間約束傳遞給版圖工具。
(11)采樣時(shí)序驅動(dòng)的策略進(jìn)行初始化nooprlna。內容包括單元分布，生成時(shí)鐘樹(shù)
(12)把時(shí)鐘樹(shù)送給綜合工具并插入到初始綜合網(wǎng)表。
(13)形式驗證。對比插入時(shí)鐘樹(shù)綜合網(wǎng)表實(shí)現的功能與初始綜合網(wǎng)表是否一致。
(14)在步驟(11)準布線(xiàn)后提取估計的延遲信息。
(15)把步驟(14)提取出來(lái)的延遲信息反標給綜合工具和靜態(tài)時(shí)序分析工具。
(16)靜態(tài)時(shí)序分析。利用準布線(xiàn)后提取出來(lái)的估計延時(shí)信息。
(17)在綜合工具中實(shí)現現場(chǎng)時(shí)序優(yōu)化(可選項)。
(18)完成詳細的布線(xiàn)工作。
(19)從完成了詳細布線(xiàn)的設計中提取詳細的延時(shí)信息。
(20)把步驟(19)提取出來(lái)的延時(shí)信息反標給綜合工具和靜態(tài)時(shí)序分析工具。
(21)Post-layout靜態(tài)時(shí)序分析。
(22)在綜合工具中實(shí)現現場(chǎng)時(shí)序優(yōu)化(可選項)。
(23)Post一alyout網(wǎng)表功能仿真(可選項)。
(24)物理驗證后輸出設計版圖數據給芯片加工廠(chǎng)。
對于任何CI產(chǎn)品的開(kāi)發(fā)，最初總是從市場(chǎng)獲得需求的信息或產(chǎn)品的概念，根據這些概念需求，CI工程師再逐步完成CI規格的定義和總體方案的設計�？傮w方案定義了芯片的功能和模塊劃分，定義了模塊功能和模塊之間的時(shí)序等內容。在總體方案經(jīng)過(guò)充分討論或論證后開(kāi)始CI產(chǎn)品的開(kāi)發(fā)。CI的開(kāi)發(fā)階段包含了設計輸入、功能仿真、綜合、DFT(可測試設計)、形式驗證、靜態(tài)時(shí)序分析、布局布線(xiàn)等內容。而CI的后端設計包括布局、插入時(shí)鐘樹(shù)、布線(xiàn)和物理驗證等內容，后端設計一般能在軟件中自動(dòng)完成，如SIE軟件就能自動(dòng)完成布局布線(xiàn)。
三、IC開(kāi)發(fā)過(guò)程介紹
IC開(kāi)發(fā)過(guò)程包括設計輸入、功能仿真、綜合、可測試性設計DFT、形式驗證、靜態(tài)時(shí)序分析、布局、插入時(shí)鐘樹(shù)、布線(xiàn)、物理驗證等內容，下面分別進(jìn)行詳細介紹。
設計輸入:一般包括圖形與文本輸入兩種格式。文本輸入包括采用verilog和vHDL兩種硬件描述語(yǔ)言的格式，verliog語(yǔ)言支持多種不同層次的描述，采用硬件描述語(yǔ)言主要得益于采用綜合器來(lái)提高設計效益;圖形輸入一般應該支持多層次邏輯圖輸入，主要應用在一些專(zhuān)門(mén)的電路設計中，但是圖形輸入耗時(shí)費力且不方便復用。
功能仿真:功能仿真的目的是為了驗證設計功能的正確性和完備性。搭建的測
試環(huán)境質(zhì)量和測試激勵的充分性決定了功能仿真的質(zhì)量和效益，仿真工具也是比較多，而且功能比較齊全。
綜合:所謂綜合，就是將設計的HDL描述轉化為門(mén)級網(wǎng)表的過(guò)程。綜合工具(也可稱(chēng)為編譯器)根據時(shí)間約束等條件，完成可綜合的TRL描述到綜合庫單元之間的映射，得到一個(gè)門(mén)級網(wǎng)表等;綜合工具可內嵌靜態(tài)時(shí)序分析工具，可以根據綜合約束來(lái)完成門(mén)級網(wǎng)表的時(shí)序優(yōu)化和面積優(yōu)化。
可測試性設計DFT:目前大多數CI設計都引入可測試結構設計，一般在電路初步綜合后可進(jìn)行DFT設計。典型的DFT電路包括存儲單元的內建自測BIST電路、掃描鏈電路和邊界掃描電路。BIST電路是為了測試而設計的專(zhuān)門(mén)電路，它可以來(lái)自半導體生產(chǎn)廠(chǎng)商，也可以用商用的工具自動(dòng)產(chǎn)生。掃描鏈電路一般是用可掃描的寄存器代替一般的寄存器，由于帶掃描功能的寄存器的延時(shí)與一般的寄存器并不一致，所以在綜合工具進(jìn)行時(shí)序分析時(shí)最好就能考慮這種“附加”的延遲。邊界掃描電路主要用來(lái)對電路板上的連接進(jìn)行測試，也可以把內部掃描鏈的結果從邊界掃描電路引入。
形式驗證是一種靜態(tài)的驗證手段，它根據電路結構靜態(tài)地判斷兩個(gè)設計在功能上是否等價(jià)，從而判斷一個(gè)設計在修改前和修改后其功能是否保持一致。
靜態(tài)時(shí)序分析:靜態(tài)時(shí)序分析是CI開(kāi)發(fā)流程中非常重要的一環(huán)。通過(guò)靜態(tài)時(shí)序分析，一方面可以了解到關(guān)鍵路徑的信息，分析關(guān)鍵路徑的時(shí)序;另一方面，還可以了解到電路節點(diǎn)的扇出情況和容性負載的.大小。
布局:
布局被認為是整個(gè)后端流程最關(guān)鍵的一步，布局首先是在滿(mǎn)足電路時(shí)序要求的條件下得到盡可能小的實(shí)現面積，其次布局也是把整個(gè)設計劃分成多個(gè)便于控制的模塊。布局的內容包括把單元或宏模塊擺放到合適的位置，其目的是為了最大限度地減小連線(xiàn)的RC延遲和布線(xiàn)的寄生電容效應，此外，良好的布局還可以減小芯片面積和降低布線(xiàn)時(shí)出現擁賽現象的幾率。
插入時(shí)鐘樹(shù):時(shí)鐘樹(shù)又稱(chēng)時(shí)鐘網(wǎng)絡(luò )，是指位于時(shí)鐘源和它所有扇出的寄存器時(shí)鐘輸入端之間的BUFFER驅動(dòng)邏輯，時(shí)鐘樹(shù)通常根據物理布局情況生成。時(shí)鐘樹(shù)的插入關(guān)鍵在于如何控制時(shí)鐘信號延時(shí)和時(shí)鐘信號扭曲，因為較大的延遲對解決電路的保持時(shí)間問(wèn)題不利，較大的時(shí)鐘扭曲往往增加寄存器鎖存不穩定數據的幾率。但是時(shí)鐘信號延遲和時(shí)鐘信號扭曲問(wèn)題是對矛盾，如果設計對兩者都要求比較嚴格的話(huà)，時(shí)鐘樹(shù)的插入往往需要考慮比較多。
布線(xiàn):布線(xiàn)分為兩個(gè)階段完成:預布線(xiàn)和詳細布線(xiàn)，預布線(xiàn)時(shí)版圖工具把整個(gè)芯片劃分為多個(gè)較小的區域，布線(xiàn)器只是估算各個(gè)小區域的信號之間最短的連線(xiàn)長(cháng)度，并以此來(lái)計算連線(xiàn)延遲，這個(gè)階段并沒(méi)有生成真正的版圖連線(xiàn)。詳細布線(xiàn)階段，布線(xiàn)器根據預布線(xiàn)的結果和最新的時(shí)序約束條件生成真正的版圖連線(xiàn)。但是如果預布線(xiàn)的時(shí)間比布局運行的時(shí)間還要長(cháng)，這就意味著(zhù)布局的結果是失敗的，這時(shí)候就需要重新布局以減少布線(xiàn)的擁賽。:
布局布線(xiàn)完成之后，EDA工具根據布局布線(xiàn)的結果產(chǎn)生電路網(wǎng)表，產(chǎn)生真正的互連線(xiàn)延遲數據，這樣以前綜合工具DC根據線(xiàn)負載模型計算出來(lái)的延遲數據與這些互連線(xiàn)延遲數據相比是不夠精確的，因此把這些版圖提取出來(lái)的互連線(xiàn)延遲數據反標給DC重新進(jìn)行綜合優(yōu)化，如果生成的網(wǎng)表滿(mǎn)足了時(shí)序、面積及功耗要求后就生成電路版圖，電路版圖經(jīng)過(guò)驗證就可以制成芯片。
參考文獻：
[1]王金明，揚吉斌.數字系統設計與verligoHDL[M].北京:電子工業(yè)出版社，2002
[2]牛風(fēng)舉，劉元成等.基于PI復用的數字CI設計技術(shù)[M].北京:電子工業(yè)出版社，2003
【數字IC設計技術(shù)論文】相關(guān)文章：
數字技術(shù)在景觀(guān)設計中的運用論文06-12
數字媒體技術(shù)專(zhuān)業(yè)論文04-02
數字技術(shù)廣播電視論文05-24
數字多媒體課件設計論文03-19
數字媒體平面設計論文04-19
數字技術(shù)在水利施工中的運用論文04-27