邏輯開(kāi)發(fā)工程師崗位職責
在現在的社會(huì )生活中，崗位職責的使用頻率呈上升趨勢，制定崗位職責可以有效規范操作行為。制定崗位職責的注意事項有許多，你確定會(huì )寫(xiě)嗎？下面是小編收集整理的邏輯開(kāi)發(fā)工程師崗位職責，希望能夠幫助到大家。
邏輯開(kāi)發(fā)工程師崗位職責1
1.負責圖像處理、相機成像相關(guān)的fpga程序設計;
2.承擔已有fpga程序的'維護工作;
3.承擔圖像算法的fpga移植;
4.編寫(xiě)必要的設計及測試相關(guān)文檔。
任職要求:
1.本科以上學(xué)歷,電子類(lèi)相關(guān)專(zhuān)業(yè);
2.熟悉ccd/cmos成像原理,了解光電檢測相關(guān)行業(yè),有fpga開(kāi)發(fā)經(jīng)驗
3.熟悉verilog、vhdl等硬件描述語(yǔ)言;
4.有2年以上fpga實(shí)際開(kāi)發(fā)經(jīng)驗;
5.熟悉各種通信協(xié)議如spi、rs232、i2c等。
邏輯開(kāi)發(fā)工程師崗位職責2
fpga邏輯開(kāi)發(fā)工程師崗位職責
fpga開(kāi)發(fā)工程師/數字邏輯工程師崗位描述:
1)作為一個(gè)產(chǎn)品或者一個(gè)核心模塊主要開(kāi)發(fā)工程師;
2)承擔一個(gè)產(chǎn)品或者一個(gè)核心模塊維護和功能升級;
3)作為重點(diǎn)問(wèn)題或者需求的核心攻關(guān)力量
崗位要求:
3年及以上工作經(jīng)驗。是做fpga設計或者驗證，asic設計或者驗證也可以，算法相關(guān)不做要求。
必備經(jīng)驗:
開(kāi)發(fā):精通verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具，如果是做asic，要熟悉相應的綜合工具。
驗證:精通system verilog，uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具
fpga開(kāi)發(fā)工程師(junior)3名
崗位描述
1)維護或者開(kāi)發(fā)特定需求的功能模塊;
2)繼承已有產(chǎn)品，完成新產(chǎn)品;
3)作為功能較為簡(jiǎn)單的產(chǎn)品主要開(kāi)發(fā)工程師;
崗位要求:
1-3年工作經(jīng)驗:本科生及以上。
必備經(jīng)驗:
開(kāi)發(fā):熟練使用verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具，如果是做asic，要熟悉相應的綜合工具。
驗證:熟練使用system verilog，uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具
崗位描述:
1)作為一個(gè)產(chǎn)品或者一個(gè)核心模塊主要開(kāi)發(fā)工程師;
2)承擔一個(gè)產(chǎn)品或者一個(gè)核心模塊維護和功能升級;
3)作為重點(diǎn)問(wèn)題或者需求的核心攻關(guān)力量
崗位要求:
3年及以上工作經(jīng)驗。是做fpga設計或者驗證，asic設計或者驗證也可以，算法相關(guān)不做要求。
必備經(jīng)驗:
開(kāi)發(fā):精通verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具，如果是做asic，要熟悉相應的綜合工具。
驗證:精通system verilog，uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具
fpga開(kāi)發(fā)工程師(junior)3名
崗位描述
1)維護或者開(kāi)發(fā)特定需求的'功能模塊;
2)繼承已有產(chǎn)品，完成新產(chǎn)品;
3)作為功能較為簡(jiǎn)單的產(chǎn)品主要開(kāi)發(fā)工程師;
崗位要求:
1-3年工作經(jīng)驗:本科生及以上。
必備經(jīng)驗:
開(kāi)發(fā):熟練使用verilog或者vhdl。熟練使用altera或者xilinx綜合、時(shí)序分析工具，如果是做asic，要熟悉相應的綜合工具。
驗證:熟練使用system verilog，uvm方法學(xué)。熟練使用modelsim、questasim、vcs等仿真工具
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